PDF Giáo trình thiết kế mạch tích hợp CMOS, Võ Minh Huân

Giáo trình thiết kế mạch tích hợp CMOS, Võ Minh Huân

 

MỤC LỤC
Trang
LỜI NÓI ĐẦU 3
MỤC LỤC 6
CHƯƠNG 1: GIỚI THIỆU 11
1.1 Tóm tắt lịch sử
1.2 Tổng quan
1.3 Transistor MOS
1.4 Logic CMOS

1.4.1 Cổng đảo
1.4.2 Cổng NAND
1.4.3 Các cổng logic CMOS
1.4.4 Cổng NOR
1.4.5 Cổng hỗn hợp
1.4.6 Cổng truyền dẫn và transistor cho qua
1.4.7 Cổng ba trạng thái
1.4.8 Bộ ghép kênh
1.4.9 Mạch tuần tự

1.4.9.1 Cổng chốt (Latch)
1.4.9.2 Flip-Flop
36
37
1.5 Chế tạo CMOS và layout 39
1.5.1 Mặt cắt ngang Inverter
1.5.2 Quy trình chế tạo
1.5.3 Quy tắc thiết kế Layout
1.5.4. Layout cổng
1.5.5 Sơ đồ que
1.6 Bài tập 52
GIAÙO TRÌNH THIEÁT KEÁ MAÏCH TÍCH HÔÏP CMOS MUÏC LUC
7
CHƯƠNG 2: LÝ THUYẾT TRANSISTOR MOS 55
2.1 Giới thiệu
2.2 Đặc tuyến I-V của kênh dẫn dài
2.3 Đặc tuyến C-V
55
60
64
2.3.1 Mô hình điện dung MOS đơn giản
2.3.2 Chi tiết về điện dung cực cổng
2.3.3 Mô hình điện dung khuếch tán MOS
64
66
69
2.4 Ảnh hưởng I-V không lí tưởng 71
2.4.1 Sự suy giảm độ linh động và bão hòa vận tốc
2.4.2 Biến thiên chiều dài kênh dẫn
2.4.3 Hiệu ứng điện áp ngưỡng
2.4.4 Hiện tượng rò rỉ (Leakage)
2.4.5 Sự phụ thuộc nhiệt độ (Temperature Dependence)
2.4.6 Sự phụ thuộc các yếu tố hình học
2.4.7 Tóm tắt
73
78
79
81
87
89
90
2.5 Đặc tính truyền tải DC 91
2.5.1 Đặc tính DC của cổng đảo CMOS tĩnh
2.5.2 Ảnh hưởng của tỉ số Beta (Beta Ratio Effects).
2.5.3 Độ dự trữ nhiễu (Noise Margin)
2.5.4 Các đặc tính DC của transistor dẫn
92
95
96
98
2.6 Những điều cần lưu ý 100
2.7 Bài tập 103
CHƯƠNG 3: QUY TRÌNH SẢN XUẤT 107
3.1 Giới thiệu
3.2 Sản xuất các mạch tích hợp CMOS
107
107
3.2.1 Wafer Silicon
3.2.2 Quang khắc (Photolithography)
3.2.3 Một số bước của quy trình
3.2.4 Quy trình CMOS được rút gọn
109
109
113
115
MUÏC LUC GIAÙO TRÌNH THIEÁT KEÁ MAÏCH TÍCH HÔÏP CMOS
8
3.3 Các quy tắt thiết kế (Design rules)
3.4 Đóng gói mạch
119
123
3.4.1 Vật liệu đóng gói
3.4.2 Các mức liên kết
3.4.3 Các vấn đề về nhiệt trong đóng gói
124
125
132
3.5 Tóm tắt 134
CHƯƠNG 4: ĐỘ TRỄ TÍN HIỆU 135
4.1 Giới thiệu 135
4.1.1 Định nghĩa
4.1.2 Tối ưu định thời
135
137
4.2 Đáp ứng tức thời
4.3 Mô hình trì hoãn RC
138
142
4.3.1 Điện trở hiệu dụng
4.3.2 Điện dung khuếch tán và điện dung cổng
4.3.3 Mạch RC tương đương
4.3.4 Đáp ứng tức thời
4.3.5 Trì hoãn Elmore
4.3.6 Ảnh hưởng của layout đến điện dung
4.3.7 Xác định điện trở hiệu dụng
142
143
143
146
149
154
156
4.4 Mô hình trì hoãn tuyến tính 157
4.4.1 Logical Effort
4.4.2 Trì hoãn ký sinh
4.4.3 Trì hoãn trong cổng logic
4.4.4 Điều khiển
4.4.5 Trích thông tin logical effort từ datasheet
4.4.6 Giới hạn đối với mô hình trì hoãn tuyến tính

4.5 Nỗ lực mang tính logic của đường dẫn (Logical effort) 172
4.5.1 Trễ trong mạng có nhiều tầng logic
4.5.2 Chọn số tầng tốt nhất
172
177
GIAÙO TRÌNH THIEÁT KEÁ MAÏCH TÍCH HÔÏP CMOS MUÏC LUC
9
4.5.3 Ví dụ
4.5.4 Tổng kết
4.5.5 Giới hạn của nỗ lực mang tính logic
4.5.6 Giải pháp lặp lại cho tối ưu kích thước

4.6 Các mô hình phân tích thời gian 187
4.6.1 Mô hình tuyến tính dựa trên độ dốc
4.6.2 Mô hình trễ không tuyến tính
4.6.3 Mô hình nguồn dòng

4.7 Những điều chú ý
4.8 Bài tập
189
190
CHƯƠNG 5: CÔNG SUẤT 195
5.1 Giới thiệu 195
5.1.1 Các định nghĩa 196
5.2 Công suất động 201
5.2.1 Hệ số hoạt động
5.2.2 Điện dung
5.2.3 Điện áp
5.2.4 Tần số
5.2.5 Dòng ngắn mạch
5.2.5 Các mạch cộng hưởng

5.3 Công suất tĩnh 215
5.3.1 Các nguồn công suất tĩnh
5.3.2 Power gating
5.3.3 Điện áp đa ngưỡng và độ dày lớp oxit
5.3.4 Điện áp ngưỡng thay đổi
5.3.5 Điều khiển vector ngõ vào

5.4 Tối ưu hóa độ trễ - năng lượng
5.4.1 Năng lượng tối thiểu
5.4.2 Tích năng lượng - độ trễ tối thiểu
226
226
229
MUÏC LUC GIAÙO TRÌNH THIEÁT KEÁ MAÏCH TÍCH HÔÏP CMOS
10
5.4.3 Năng lượng tối thiểu dưới sự ràng buộc độ trễ 230
5.5 Những điều chú ý
5.6 Bài tập
230
232
CHƯƠNG 6: MÔ PHỎNG MẠCH VỚI LTSPICE 233
6.1 Mô phỏng mạch với LTSPICE 233
6.2 Hướng dẫn sử dụng SPICE 234
6.3 Thiết kế D Flip-Flop. 235
6.4 Thiết kế và mô phỏng cổng NAND hai ngõ vào 242
6.5 Mô phỏng Power Gating 253
6.5.1 Cơ sở lý thuyết về Power Gating 253
6.5.2 Thiết kế mạch chuỗi 10 inverter 254
6.5.3 Thiết kế mạch Power Gating pMOS đơn cho
chuỗi inverter
255
6.5.4 So sánh công suất tiêu thụ của mạch có Power
Gating với mạch không có Power Gating
258
TÀI LIỆU THAM KHẢO 259